SEMICON Taiwan最新發展分析之一：從先進製程到3D IC

Vince Liu

September 6, 2026

今年的SEMICON Taiwan 2026，估計是有史以來最盛大的一屆，估計全球有超過10萬人參加，不僅象徵了現在半導體產業的熱度，這麼多人來台灣參展，也象徵了台灣在整個供應鏈中的重要性。

今年最誇張的情況是，原本預計2030年才會達到的1 Trillion USD的市場，不僅提前在今年2026年到達，還直接從去年0.8 Trillion USD，直接快要翻倍到1.5 Trillion USD。這種發展在半導體產業是前所未見的。這樣的發展，不僅是驅動營收的成長，也會驅動前所未有的半導體技術發展速度。

而SEMICON展會就是最好去觀察目前最新發展的風向球。

因此，我們會在這系列的文章裡面分享我們對這次SEMICON Taiwan 2026最新發展的分析，搭配我們的”Silicon Constraint Model” (從AI模型趨勢來分析目前半導體產業瓶頸的模型，如果想瞭解這個分析架構，可以點擊連結閱讀全文)，去挑出現在最重要的一些關鍵技術和瓶頸發展。

第一篇，就讓我們來分享一下先進製程的最新發展。

1. Roadmap：從先進製程到3D IC

首先，我們先來看一下Roadmap上的演進。

其實從Google負責整體AI Infrastructure的SVP Amin Vahdat的演講中，我們可以發現，現在AI Infrastructure發展的最大趨勢，就是AI硬體的特化 (Hardware Specialization)。這是因為，一般像CPU那樣的General Purpose的設計，已經遠遠沒辦法滿足AI對算力的需求。因此，我們需要將晶片設計、Interconnect、Networking和Power這四大項為了AI運算做更客製化的設計，並且要將這四大項做更深度的系統整合。

因此，整體的目標就是追求更高的系統效率。

所以，我們可以看到在這次SEMICON有四大主要的發展：

I. Advanced Process

II. Heterogeneous Integration

III. Memory

IV. CPO (Co-Packaged Optics)

這四大體系的發展，驅動Google所謂的”System Efficiency”。而先進製程 (Advanced Process) 是整個系統中一個很重要的體系，因此，我們這篇主要會來觀察其發展。

從Roadmap上我們看到，Advanced Process開始有一些很重要的架構變化，如Logic，由FinFET開始轉往Nanosheet，再往下發展到Backside Power架構。而Memory，會先從2D方向的微縮，然後再延伸到3D DRAM上，當然，封裝技術上DRAM已經先跑一步到了HBM, 甚至未來可能將HBM疊在Logic Die上。

但是Overall，我們都在Roadmap上觀察到，整個製程是在快速的往3D結構移動。

當然，要達到這麼複雜的3D結構，必須要有相應的製程技術發展。而二維平面上的，就是從EUV到High NA EUV的最新發展。而在垂直方向上，就是所謂的更高深寬比的製程，如 HAR (High Aspect Ratio) Etching。而要做到更細緻的結構，就需要從一般的PVD、CVD，更深入延伸到ALD (Atomic Layer Deposition)。接下來，我們就分別看一下這些關鍵製程有什麼樣的發展。

2. High NA EUV

Lithography來說，High NA EUV會是將線寬持續微縮的關鍵製程，因此，我們可以看到ASML持續的投入High NA EUV的開發，甚至下一代的Hyper NA EUV也已經在討論。

一般來說，Low NA EUV大約可以做到Line pitch (一個線寬加上一個線間距的總長度) 28~32nm，再往下微縮，就會需要EUV double patterning才有辦法做到。因此，在接下來的製程最小pitch有可能達到20~25nm的情況下，High NA EUV就可以大幅度地降低製程的複雜度 (原本Double Patterning會需要增加多道Deposition & Etching製程，用High NA EUV就會只需要一次)。

而ASML也有提出更近一步的方案，也就是用一次High NA EUV patterning，取代本來要做三次Lithography的兩層Metal (水平和垂直線) 和一次Via (銜接兩層Metal)，這樣可以大大的降低製程複雜度。

不過，目前Foundry導入的考量仍然是Cost，因為目前High NA EUV的單位價格仍然非常高，而且還需要考慮到其他有可能會影響成本的問題，如圖案的拼接與Throughput，這些也是這次ASML在秀給大家的解決方案進展的部分。ASML嘗試著將兩個圖案拼接的誤差降到最小，還有提高光源雷射的Power，來進一步的提升High NA EUV的機台速度與單位成本。

3. HAR (High Aspect Ratio) Etching

再來，3D方向的結構，會需要很多高深寬比的蝕刻，尤其是3D NAND或是未來往3D DRAM的方向走的時候，高深寬比的蝕刻控制就變得越來越重要。因此，這次Lam Reseach的演講，聚焦在這部分的探討。

因此，Plasma Etch技術，會變成接下來Logic、DRAM、NAND架構往3D發展的一種重要技術。

4. ALD (Atomic Layer Deposition)

再來，我們會發現有很多的製程，如Nanosheet、新的DRAM製程 (通常會跟著Logic走，現在是往FinFET製程走)…..都會需要中間有多層結構，或是去填滿一些細微結構的隙縫 (Nanosheet最明顯)。因此，我們會發現，ALD的使用製程道數越來越多。這幾年有機會超過100道ALD製程，甚至之後整個晶片製造中會超過120道製程。